日立など3社、携帯電話用システム LSI 向け低電力化技術を開発

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株式会社ルネサス テクノロジ、株式会社日立製作所、SuperH の3社は2004年2月16日、携帯電話用などのシステム LSI に有効な、高性能 CPU コアの動作時消費電力を削減する技術と、待機時電流を抑え、かつ動作状態へ高速に復帰可能なスタンバイ技術を開発した、と発表した。

CPU コアの命令処理アーキテクチャにおいて、多段のパイプラインにより処理を分割して並列に実行すると、性能向上が見込めるかわり動作時の消費電力が増大してしまう。今回開発したのは、動作消費電流を抑止できる「ポインタ制御パイプライン技術」と「命令用キャッシュメモリの活性化率低減技術」の2つ。

ポインタ制御パイプライン技術はパイプラインの各段を接続するフリップフロップ回路の更新動作を最小限の回数とする技術。命令用キャッシュメモリの活性化率低減技術は、命令用キャッシュメモリの活性化をきめ細かく制御することで動作させるキャッシュメモリを最小限にする技術。

スタンバイ技術では、まずチップ内の回路を複数の領域に分け、それぞれに電源スイッチを内蔵した。またスタンバイ時にはチップ内の情報を保持している SRAM と制御レジスタについてのみ電源供給を維持、その他の大半の領域へは電源を遮断し、電流抑制と高速復帰を実現した。

今回、0.13m の CMOS プロセスを用いてこれらの技術を適用したチップを試作し、効果を検証した。その結果、CPU コアが 200MHz 動作時において、消費電力は 80mW、単位電力あたりの処理性能は4500 MIPS/W を実現した、とのこと。

低消費電力化技術 試作チップ