Cadence、フルチップ/ブロック設計対応の配線ソリューションを発表

Cadence Design Systems は、2006年6月26日、ミックスシグナル、アナログ、およびカスタムデジタル設計向けに、スペース ベース アルゴリズムを採用した、フルチップおよびブロック設計に対応した配線ソリューション「Cadence Precision Router」を発表した。

65nm や 45nm 規模の設計における複雑なインターコネクトルールは、従来の配線ツールが持つフィジカルモデリングの機能で取り扱うには限界がある。

Cadence Precision Router は、3D、スペースベースのモデリング手法を使用し、デバイスの真の形状を解析して物理的なスペースを認識することにより、設計規模の増大やプロセスの微細化がもたらす課題に対応する。

このモデルは、シェープベースの手法に比べて、より高精度で厳密、かつ柔軟にインターコネクト情報を構築、チェックし、操作することが可能となるという。

Cadence Precision Router は、Virtuoso custom design platform とシームレスに動作し、階層設計やコンストレイント ドリブン デザインの収束環境を、インクリメンタルかつインタラクティブな配線機能とともに提供する。

また、段階的に優先順位が決められたデザインルールを、電気的なオブジェクトと同時に最適化するように構築されており、マルチスレッド配線機能も備える。

Cadence Precision Router は、グリッドレス、3D、そしてスペースベースの配線アーキテクチャを提供する。

このソリューションにより、シェープベースのルータのパフォーマンスとキャパシティの限界、およびグリッドベースの配線ツールの限界を克服できるため、設計者は、設計プロセスの当初から最先端の製造プロセスと設計の制約をモデル化できる。

Cadence Precision Router は、特に高性能なブロック設計やフルチップ設計に適しており、ミックスシグナル設計の配線、インクリメンタルな電気的解析、そして DFM（Design for Manufacturing）および DFY（Design forYield）向けの最適化機能も備える。

Cadence Precision Router は、Cadence Chip Optimizer と同様、最新技術を製品化に向けて育成する Cadence のインキュベータプロジェクト、Catena において開発されたテクノロジ上に構築されており、幅広い設計スタイルやプロセスノードに適用できる。

業界の IDM 企業は、すでに Cadence Precision Router を設計フローで使用して、45nm のプロセスで、消費者および業務向け、ならびにコンピュータ市場向けのデバイスのテープアウトに成功している。

Cadence Precision Router は、オープンソースの EDA データベース「OpenAccess」上で構築されたアプリケーションであり、Virtuoso custom design platform とシームレスに動作し、Encounter digital IC design platform を補完するものとなっている。